交付输出：
DC综合报告，就是RTL到网表这一步，主要使用的工具就是design compiler,可以看一下下面的资料，学习一下基本的脚本写法。综合过程也包括时序约束的编写，但是这部分可以暂时不用学太深入，如果有时间，我更建议学习一下vivado，分析一下vivado的综合报告。前端综合其实还包括静态时序分析，但是这部分由于比赛也没有要求，可以暂且不做
Formality形式验证，就是通过数学推理，分析你的网表和你的RTL是对应的，输入DC综合后的网表和设计人员写的RTL，以及综合后产生的.svf文件，输出是否匹配的结果，如果完全匹配则输出pass,不匹配就会告诉你哪些地方没有match,这些地方你就得分析，然后与设计人员沟通。
综合和形式验证统一写到一个报告里面（因为形式验证不通过的话，说明综合结果有BUG）
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