HLS部分

先判断vitis AI是否能做通用的FPGA加速IP核，目前从知网和IEEE,SCI上的paper来看做这个设想的人比较少，下面是一些内容截图

大概意思还是用的赛灵思的FPGA来加速

再去翻阅了赛灵思的官方介绍和一些帖子，也大概是用Xilinx的IP核

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别人做的Vitis AI流程，感觉还是赛灵思的对象

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这个是官方的解释，这个定制可拓展的IP核，估计还是在赛灵思的框架下去改他们的IP核

HLS 使用

总流程

—史超凡

@Hongyu Jiang

Vitis只是相当于把一个zynq板子当作一个MCU（比如STM32 ）使用。

整个FPGA部分就是一个外设，只不过是用FPGA实现的神经网络。

所以vitis ai不是一个生成ip的工具，只是一个配置外设的工具，一个xilinx给自家FPGA开发的外设配置工具

你看这样你理解了嘛？

上周周五组会和老师讨论的关于vitis ai的内容就是这些。

如果是偏重算法的话，vitis ai是个很好的工具，反正你把别人算法实现一下就发个专利呗，然后如果有一些提升，就发个小论文啥的就行了（阎老师也是说让你们都用下这些工具）

有个大四学长毕设就是做车道线算法硬件实现的，到时候大概率会用到vitis ai，也可能会用hls做个ip。所以你们目前要做的方向大概就是这个方向。vitis ai还是很有用的。