verilator使用

NEMU

Q:下面的语句中y真的会被综合成reg吗？

显然不会

module mux21c(a,b,s,y);
  input   a,b,s;
  output reg  y;   // y在always块中被赋值，一定要声明为reg型的变量

  always @ (*)
    if(s==0)
      y = a;
    else
      y = b;
endmodule

Q：rv32和rv64的区别在哪？

指令都是32位的，只是寄存器组是32位

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